Precision RTL a konverze ASIC obvodu na FPGA platformu | 06.11.2010
V čísle 2/2010 (listopad/prosinec) odborného časopisu DPS – Plošné spoje od A do Z byl publikován článek Precision RTL a konverze ASIC obvodu na FPGA platformu
autora Ing. Jakuba Šťastného, Ph.D. a Ing. Michala Skiby. Článek pojednává o převodu ASIC návrhu na návrh vhodný pro FPGA obvody. Hlavním tématem pak je převod hradlovaných hodin na využití clock enable vstupů klopných obvodů. Cílem článku je upozornit na velmi užitečnou vlastnost nástroje pro syntézu PrecisionRTL a upozornit na nebezpečí plynoucí z užití metody hradlování hodin na FPGA obvodech.
http://www.dps-az.cz/
autora Ing. Jakuba Šťastného, Ph.D. a Ing. Michala Skiby. Článek pojednává o převodu ASIC návrhu na návrh vhodný pro FPGA obvody. Hlavním tématem pak je převod hradlovaných hodin na využití clock enable vstupů klopných obvodů. Cílem článku je upozornit na velmi užitečnou vlastnost nástroje pro syntézu PrecisionRTL a upozornit na nebezpečí plynoucí z užití metody hradlování hodin na FPGA obvodech.
http://www.dps-az.cz/