
Aktuality
EM9301 Single-Cell Battery Bluetooth Low Energy Controller for Single-Mode Applications | 21.10.2011
Články Implementace čítačů v číslicových systémech 3.část + Zkrácení doby návrhu RF desek | 05.09.2011
V čísle 5/2011 (září/říjen) odborného časopisu DPS – Plošné spoje od A do Z byla publikována třetí část článku Implementace čítačů v číslicových systémech autora Ing. Jakuba Šťastného, Ph.D. Tato poslední část je věnována implementaci asynchronního čítače (ripple counteru) a shrnutí parametrů předvedených konstrukcí.
Ve stejném čísle byl publikován článek Zkrácení doby návrhu RF desek autora Ing. Petra Matějky. Článek představuje novou metodologii vyvinutou firmou Mentor Graphics pro návrhy desek s plošnými spoji obsahujícími RF části. Tato nová metodologie umožňuje výrazným způsobem zkrátit dobu návrhu RF částí a tím i celé desky.
http://www.dps-az.cz/
New generation of SST cell | 02.08.2011
Praha & EU: Investujeme do vaší budoucnosti
Projektové řízení | 08.07.2011
Praha & EU: Investujeme do vaší budoucnosti
Implementace čítačů v číslicových systémech 2.část | 07.07.2011
http://www.dps-az.cz/
Školení Synopsys Design Compiler II | 21.06.2011
Praha & EU: Investujeme do vaší budoucnosti
Školení Synchronous FSM design | 08.06.2011
Praha & EU: Investujeme do vaší budoucnosti
Školení Synopsys STA | 27.05.2011
Praha & EU: Investujeme do vaší budoucnosti
Nepřesnosti měření | 24.05.2011
Praha & EU: Investujeme do vaší budoucnosti
Implementace čítačů v číslicových systémech 1.část | 05.05.2011
V čísle 3/2011 (květen/červen) odborného časopisu DPS – Plošné spoje od A do Z byla publikována první část článku Implementace čítačů v číslicových systémech autora Ing. Jakuba Šťastného, Ph.D. Toto první shrnutí základních vlastností čítačů, implementaci a výhodám a nevýhodám binárního a Johnsonova čítače.
http://www.dps-az.cz/
Školení Synopsys AMS simulation | 22.04.2011
Praha & EU: Investujeme do vaší budoucnosti
Prezentace TP Flow | 20.04.2011
Praha & EU: Investujeme do vaší budoucnosti
Školení Synopsys Low Power seminar | 14.04.2011
Praha & EU: Investujeme do vaší budoucnosti
Školení Digital Verification Environment | 15.03.2011
Praha & EU: Investujeme do vaší budoucnosti
Kniha FPGA prakticky - Realizace číslicových systémů pro programovatelná hradlová pole | 10.03.2011
Tato publikace je věnována praktickým aspektům návrhu číslicových systémů. Spíše, než popisu jazyka VHDL používaného běžně pro návrh a teorii implementace logické funkce, se zabývá skutečnou obvodovou realizací, správným použitím návrhového software, upozorňuje na možné pasti a potenciální problémy, se kterými se při návrhu obvodů potýkají začátečníci i pokročilejší návrháři a dále rozebírá v české literatuře jen velmi okrajově diskutovaná témata, jejichž znalost je však klíčová pro správný návrh číslicového systému. K jednotlivým konceptům a informacím jsou k dispozici ukázkové příklady návrhu obvodů a cvičení umožňující snažší pochopení.
Autorem knihy je Ing. Jakub Šťastný, Ph.D., který má více než desetileté zkušenosti s digitálním návrhem ASIC a FPGA a v současnosti pracuje jako Senior IC designer ve firmě ASICentrum s.r.o. Je rovněž zakladatelem a odborným poradcem Laboratoře FPGA při ČVUT FEL v Praze.
http://shop.ben.cz/cz/121316-fpga-prakticky.aspx
Školení SVN training | 28.02.2011
Praha & EU: Investujeme do vaší budoucnosti
Školení Improving skills in RFID design/ low power | 27.01.2011
Praha & EU: Investujeme do vaší budoucnosti
Precision RTL a konverze ASIC obvodu na FPGA platformu | 06.11.2010
autora Ing. Jakuba Šťastného, Ph.D. a Ing. Michala Skiby. Článek pojednává o převodu ASIC návrhu na návrh vhodný pro FPGA obvody. Hlavním tématem pak je převod hradlovaných hodin na využití clock enable vstupů klopných obvodů. Cílem článku je upozornit na velmi užitečnou vlastnost nástroje pro syntézu PrecisionRTL a upozornit na nebezpečí plynoucí z užití metody hradlování hodin na FPGA obvodech.
http://www.dps-az.cz/